등록특허 10-0613317 기 위하여, 트루 비트라인 및 기준 비트라인 중 하나가 고정된 전위로 유지된다. 워드라인이 활성화된 후에, 작은 전압 차 이가 트루 및 기준 비트라인간에 나타난다. 그 후, 감지 증폭기가 설정되어서 작은 전압 차이를 트루 비트라인 및 기준 비 트라인 중의 하나 상의 소정의 하이 전압(Vdd)과 다른 비트라인 상의 소정의 로우 전압(그라운드)인 최대 스윙으로 증폭한 다. 메모리 셀은 트루 비트라인에 존재하는 하이 전압 또는 로우 전압을 저장함으로써 기입된다. 또한 본 발명은 주 감지 증폭기에 위치한 프리챠지 장치를 사용하지 않으면서 트루 및 기준 비트라인을 프리챠지하는 신규 한 방법을 제공한다. 대신, 프리챠지는, 장치가 그라운드와 같은 프리챠지 전위에 연결될 때 팬-인 배치(fan-in arrangement)에 연결된 비트스위치를 "온" 시킴으로써 수행된다. 그러므로, 비트스위치는 비트라인을 프리챠지하는 도전 경로를 제공한다. 트루 및 기준 비트라인이 초기에 그라운드로 프리챠지되는 이러한 시스템에 있어서, 로우 전압 레벨(그라운드)은 아래의 방식으로 "0"으로서 메모리 셀에 저장된다. 워드라인은 활성화된다. 예를 들어 Vdd/2 전압이 저장된 기준 셀로부터 전하 를 이동시킴으로써 상기 그라운드 기준 전위가 기준 비트라인에 나타나는 동안에, 트루 비트라인은 그라운드로 유지된다. 그 후, 감지 증폭기가 설정되어서 작은 전압 차이를 트루 비트라인 상의 소정의 로우 전압, 즉 그라운드, 및 기준 비트라인 상의 소정의 하이 전압(Vdd)인 최대 스윙 신호로 증폭한다. 메모리 셀은 "0"을 기입하기 위하여 트루 비트라인에 존재하는 로우 전압으로 기입된다. 판독 동작에서, 트루 비트라인 및 기준 비트라인은 초기에 그라운드로 프리챠지된다. 워드라인은 활성화되고, 메모리 셀로 부터 트루 비트라인 상으로의 전하 이동 및 기준 비트라인 상에 나타나는 기준 전위에 기초하여 작은 전압 차이 신호가 트 루 및 기준 비트라인 상에서 발생한다. 기준 전위는, 예를 들어 Vdd/2와 같은 중간 전압을 저장하는 기준 셀로부터 기준 비 트라인 상으로 전하를 이동시킴으로써, 기준 비트라인 상에 제공된다. 그 후 감지 증폭기가 설정되어서 작은 전압 차이 신 호를 트루 비트라인 및 기준 비트라인 중의 하나 상의 소정의 하이 전압(Vdd)과 다른 비트라인의 소정의 로우 전압(그라운 드)인 최대 스윙 신호로 증폭한다. 아래에서 설명된 실시예에서, 기입 동작 동안, 비트스위치 쌍(bitswitch pair)은, 감지 증폭기를 설정할 때 복수의 쌍, 예를 들어 네 개의 쌍 중에서 어떤 쌍이 트루 비트라인 및 기준 비트라인 중 하나를 고정된 전위로 고정시키는지를 제어한다. 도 3은 256 광폭 I/O 경로(wide I/O path)가 원-오브-포 팬-인 배치(one-of-four fan-in arrangement)에 의하여 1024개 의 주 감지 증폭기로부터 제공되는 메모리 어레이와 관련된 입출력 회로의 블록도이다. 도 3을 참조하면, 네 개의 주 감지 증폭기의 각각의 그룹(50)에서 "온"/"오프" 신호 BXP<0:3>에 의하여 동작되는 비트스위치는 트루 비트라인 및 기준 비트 라인 상의 판독 동작 동안 주 감지 증폭기 그룹(50)으로부터 판독 버퍼(60)로의 신호 흐름을 제어한다. 또한 비트스위치는, 트루 비트라인 및 기준 비트라인 중의 하나에 고정된 전위, 예를 들어 그라운드로의 도전 경로를 제공함으로써, 기입 동작 동안 네 개의 비트라인 쌍 중에서 어떤 쌍이 기입되는지를 선택하며, 이는 주 감지 증폭기가 설정될 때 고정된 전위가 주 감지 증폭기에 존재하도록 한다. 각각의 판독 버퍼(60)는, 비트스위치의 네 개의 쌍에 의하여 그룹(50)의 네 개의 트루 비 트라인 중 하나 및 네 개의 기준 비트라인 중 하나에 각각 연결된 한 개의 트루 팬 노드(true fan node) 및 한 개의 상보성 팬 노드(complement fan node)를 포함하고 있다. 비트스위치 중 각각의 네 개의 쌍에 대하여, 한 쌍은 신호 BXP<0;3>에 의하여 한번에 "온" 되어 기입 동작 동안 트루 비트라인 및 기준 비트라인 상으로의 신호 흐름을 허용하고, 판독 동작 동안 트루 비트라인 및 기준 비트라인으로부터 판독 버퍼로의 신호 흐름을 허용한다. 제어 블록(56)은 입력 READ, EQN, WRITE0N 및 WRITE1N에 기초하여 판독 및 기입 동작을 제어하기 위하여 주 감지 증폭기 그룹(50)과 판독 버퍼(60)간에 제공된다. 도 3 및 도 4는 그룹(50)의 네 개의 주 감지 증폭기 중 단지 하나로부터 판독된 데이터가 하나의 판독 동작에서 판독 버퍼 (60)로 제공되는 원-오브-포 팬-인 배치에 기초한다. 당업자는, 사소한 변형으로 특정 설계에 대하여 바라는 대로, 2048 개의 주 감지 증폭기를 사용하여 256 광폭 I/O 경로를 위한 원-오브-에이트 팬-인 배치(one-of-eight fan-in arrangement)를 만들고, 주 감지 증폭기의 수를 각각의 팬-인 노드로 증가시키거나 감소시킬 수 있다는 것을 이해할 것이 다. 또한 I/O 경로의 폭은 단순한 설계 선택상의 문제이고, 256 비트 폭으로 도면에 도시된 것은 단지 예시적이라는 것을 이해할 것이다. 또한 선택적인 배치에서, 판독 버퍼(60)가 상위 및 하위 서브 어레이간에 공유될 수 있는 방식을 이해할 것 이다. 상위 서브 어레이를 위한 입력 출력 회로만이 도 3에 도시되어 있다. 도 4는 주 감지 증폭기(51, 52, 53, 54); BT0, BC0와, BT1, BC1와, BT2, BC2와, BT3, BC3로서 각각 주 감지 증폭기에 연결된 트루 비트라인 및 기준 비트라인의 네 개의 쌍; 도시된 바와 같이 각각의 비트라인 쌍에 연결되고 신호 BXP0..3에 의하여 동작되는 비트스위치 쌍 T1 및, 판독 버퍼(60)를 도시하는 도면이다. 제어 블록(56)은, READ 신호가 하이로 되면 "온"되어 판독 동작 동안 각각 두 개의 비트라인 쌍과 트루 팬 노드 FT 및 상보성 팬 노드 FC의 한 쌍간에서 도전 경로를 제공하는 트랜지스터 T2를 포함한다. 또한 제어 블록(56)은, 기입 경로 트랜지스터 T3를 포함하는데, 비트라인들 중 임의 의 쌍, 예를 들어 BT0, BC0에 기입할 때 이들 트랜지스터 중 하나만이 "온"된다. 기입 동작 동안, 기입 경로 트랜지스터 - 4 -