등록특허 10-0613317 여 설정될 것이고, BC0 상의 전압은 그라운드로 고정한 채 남아있을 것이다. 트루 비트라인 BT0 상의 전압은 주 감지 증 폭기(51)에 의하여 소정의 하이 전압 Vdd로 구동될 것이다. 소정의 하이 전압은 트루 비트라인 BT0의 하이 전압으로부터 "1"로서 메모리 셀에 저장될 것이다. 그 후 SETP 및 WL은 다시 떨어지고, 기입 동작을 마칠 것이다. 다음에, 도 5에 도시된 바와 같이, 그 후, 비트라인 및 중간의 팬 노드를 트랜지스터 T3를 통하여 그라운드로 방전하기 위 하여 비트스위치 T1은 BXP0..3이 하이로 되고 EQN이 로우로 되어 "온" 되면서 이전과 동일한 방식에 의해 그라운드로의 프리챠지가 수행된다. 하나의 비트라인, 예를 들어 비트라인 BT0 상의 기입 동작은 동일한 활성화된 워드라인에 연결된 다른 비트라인 상의 리 프레시(라이트백(writeback)) 동작과 동시에 그리고 리프레시 동작만큼 작은 시간 내에 발생한다는 것이 상술한 내용으로 부터 이해될 것이다. 비트라인 BT0..BT3은 동일한 워드라인에 의하여 모두 액세스되는 메모리 셀에 연결된다. 비트라인 BT0 상의 특정 메모리 셀 0이 새로운 데이터로 기입되고 있으면, 다른 비트라인 BT1..BT3 상의 메모리 셀의 데이터는 리 프레시, 즉 다시 기입된다. 워드라인이 (WL이 하이로 됨으로써) 활성화되면, 그 워드라인에 접속된 모든 메모리 셀에 저장 된 전하는 비트라인을 통해 감지 증폭기로 흐른다. 따라서, 워드라인 활성화 시에, 저장된 데이터를 나타내는 신호는 각각 비트라인 BT0..BT3 상의 메모리 셀로부터 주 감지 증폭기로 이동한다. 이러한 보통의 기입 동작에서, BXP0 비트스위치 쌍만이 그 때에 "온" 되기 때문에, 비트라인 BT0 상의 메모리 셀만이 기 입된다. 비트라인 BT1..BT3의 메모리 셀은 기입되지 않는 대신에, 재 기입되는데, 이는 BXP1..BXP3 비트스위치 쌍이 이 때 "오프"이기 때문이다. 그러므로, BXP1..BXP3 비트스위치는, 다른 비트라인, 예를 들어 BT0 상의 데이터가 기입되는 경우에 각각의 그룹(50)의 각각의 경우(도 3)에 있어서 비트라인 쌍 BT1, BC1 등을 고립시킨다. 이러한 방법으로, 주 감 지 증폭기(52..54)는 이것에 연결된 비트라인으로부터 저장된 데이터 신호를 수신하고, 소정의 하이 및 로우 로직 레벨로 데이터 신호를 재생성하는데, 이들 레벨은 메모리 셀에 다시 저장된다(라이트백 기능). 상술한 내용으로부터, 비트스위치가 상이하게 제어되면, 본 발명에 의하여 새로운 기능이 가능해진다는 것이 이해될 것이 다. 기입 동작 동안 한 번에 두 개 이상의 비트스위치 쌍을 "온" 시킴으로써, 본 발명은 주 감지 증폭기 그룹(50)에 의하여 액세스되는 두 개 이상의 메모리 셀에 동시에 동일한 데이터를 "블록 기입(block write)"하는 방법을 제공하여, 동일한 워 드라인 상의 메모리 셀에 기입하기 위하여 요구되는 기입 동작의 수를 감소시킨다. 이는 반복 패턴을 빨리 기입하거나 메 모리에 소거 기능(blanking function)을 수행하기 위하여 소망된다. 다음에, 메모리 셀 0으로부터의 판독 동작은 트루 비트라인 BT0 및 기준 비트라인 BC0를 사용하여 수행된다. 비트라인 BT0 및 BC0 상의 T1 비트스위치를 "온"으로 유지하기 위하여 프리챠지 후에 신호 BXP0만이 하이로 남는 반면에, 다른 비트스위치 쌍이 BXP1..3이 로우로 됨으로써 "오프"로 된다. 워드라인은 WL이 하이로 됨으로써 활성화되고 작은 전압 차 이 신호(92)가 트루 비트라인 BT0과 기준 비트라인 BC0간에 발생한다. 그 후 주 감지 증폭기(51)는 신호 SETP가 하이로 됨으로써 설정되어서, BT0 및 BC0 상의 전압을 각각 소정의 로우 및 하이 전압, 그라운드 및 Vdd로 구별한다. 주 감지 증 폭기(이 경우에는 51)가 전압 차이(92)를 증폭하고 있으면 판독 경로 트랜지스터 T2는 "오프"로 유지된다. 이것은, 주 감 지 증폭기에 대한 로딩(loading)과, 트랜지스터 T2가 오프가 아닐 경우 그룹(50)의 비트라인 쌍의 추가적인 커패시턴스 및 판독 버퍼(60)로부터 발생하는 전위 신호 저하를 최소화한다. 신호 증폭 후에, BT0 및 BC0 상의 전압이 구별되면서, 하이 로 되는 READ 신호는 판독 경로 트랜지스터 T2를 "온" 시켜서, BT0와 FT간에, 그리고 BC0와 판독 버퍼(60)의 FC간에 비트라인 신호를 전달한다. 판독 버퍼(60)에서, 팬 노드 전압 FT 및 FC는 이제 비트라인 BT0 상의 메모리 셀 0으로부터 판독된 데이터를 나타낸다. 신호 전달은 팬 노드 FT 및 FC에서의 전압을 Vdd 및 그라운드의 각각으로 유지하도록 동작하 는 상호 연결된 장치(80)에 의하여 보조된다. 데이터는 PDOT의 출력으로서 제공된다. 그러므로, 판독 동작은 완전하게 설 명되었다. 당업자는, 비트라인이 그라운드 대신에 소정의 하이 전압, Vdd로 프리챠지되는 방법으로 도 3 내지 도 5를 참조하여 설명 된 배치를 약간의 수정으로 변경할 수 있다는 것을 이해할 것이다. 그러한 수정된 배치에서, 트루 비트라인 및 기준 비트라 인 중 하나는 기입 동작 동안 Vdd로 유지될 것이지만, 더 낮은 기준 전위는, 예를 들어 Vdd/2 전압이 저장된 기준 셀로부 터 전하를 이동시킴으로써 기준 비트라인 상에 나타난다. 도 3 내지 도 5의 배치에 유사하게, 제어는 Vdd 프리챠지 후에 온 상태인 비트스위치를 통하여, 그리고 선택된 트루 비트라인 또는 기준 비트라인을 Vdd에 연결하는 기입 경로 트랜지스 터를 통하여 영향을 받을 것이다. 예를 들어, "1"을 메모리 셀에 기입할 때, 트루 비트라인은, 비트스위치가 온 상태이고 기입 경로 트랜지스터가 활성화된 상태에서, Vdd로 유지된다. 작은 전압 차이가 트루 비트라인과 기준 비트라인간에 나타나며, 감지 증폭기가 설정되면, 트 루 비트라인은 Vdd로 남아 있는 반면에, 기준 비트라인은 그라운드와 같은 소정의 로우 전압으로 구동된다. 그 후 메모리 셀은 트루 비트라인에 존재하는 소정의 하이 전압 Vdd로 기입된다. - 6 -