A generate/endgenerate construct (similar to VHDL's generate/endgenerate) allows Verilog-2001 to control instance and statement instantiation through normal decision operators (case/if/else).
Конструкција генерисање/крајгенерисања (слична ВХДЛовој конструкцији) омогућава Верилогу-2001 да контролише инстанцу кроз нормалне оператере одлучивања (case/if/else).