본 논문에서는 8bit 10Ms/s CMOS Folding and Interpolation ADC를 제안한다. 회로에 사용한 구조는 FR(Folding Rate)이 3, NFB(Number of Folding Block)가 4, IR(Interpolation rate)이 8이며, 제안된 전치 증폭기(Preamplifier) 공유 기법을 회로에 사용하여 같은 구조에서 요구하는 전치 증폭기 수를 절반으로 줄여서 전력소모와 유효면적을 줄이도록 설계하였다. 제안된 ADC는 0.35[um] CMOS 디지털 공정을 사용하여 제작하였고, 유효 칩 면적은 3.8[㎟] (1.8[㎜] x 2.11[㎜]) 이고, 3.3[V], 샘플링 주파수 10[MHz]에서 20[mA]의 DC 전류소모를 나타내었다. INL은 -0.57, +0.61 [LSB], DNL은 -0.4, +0.51 [LSB]으로 측정되었고 , 주파수 100[kHz] 정현파 입력신호에서 SFDR은 48.9[dB], SNDR은 47.9[dB](ENOB 7.6b)로 측정되었다.
본고에서는 8bit 10Ms/s CMOS Folding and Interpolation ADC를 제안한다.