본 논문에서는 HEVC와 VP9 코덱의 계수 변환 (Transform)을 수행하는 통합형 아키텍쳐를 제안하여 하드웨어 크기를 줄이고자 한다. 제안하는 아키텍쳐는 HEVC 4×4 IDCT, HEVC 4×4 IDST, VP9 4×4 IDCT, VP9 4×4 IADST를 통합 하드웨어에서 처리가 가능하다. HEVC 4×4 IDCT와 VP9 4×4 IDCT는 계수의 스케일만 다를 뿐 동일한 IDCT 연산을 사용하며, 마찬가지로 HEVC 4×4 IDST와 VP9 4×4 IADST도 계수의 스케일만 다를 뿐 동일한 IDST 연산을 사용한다. 더욱이 IDCT 연산과 IDST 연산에는 상당히 많은 유사점이 있어 일부 하드웨어를 공동으로 사용할 수 있다. 따라서 제안하는 하드웨어는 4가지 연산에 대해 곱셈기의 계수는 각각 다르지만 버터플라이 덧셈기 등은 공통으로 사용하여 통합적으로 수행한다. 0.18um 공정에서 합성했을 때 게이트 수가 약 6,679 게이트로 기존 아키텍처 대비 25.3% 감소함을 확인하였다.
이 논문은 HEVC와 VP9 코덱의 계수 변환 (Transform)을 수행하는 통합형 아키텍쳐를 제안해 하드웨어 크기를 줄이고자 한다.