본 논문에서는 HEVC와 VP9 겸용의 통합 역변환기를 설계하였다. 제안하는 아키텍처는 4×4부터 32×32 크기의 HEVC IDCT, 4×4 크기의 HEVC IDST, 4×4부터 32×32 크기의 VP9 IDCT, 4×4부터 16×16 크기의 VP9 IADST, 4×4 크기의 IWHT까지 모든 모드의 계수 변환을 통합 역변환기에서 처리가 가능하다. HEVC와 VP9의 IDCT는 계수의 스케일만 다를 뿐 동일한 연산을 사용하며, HEVC의 4×4 IDST와 VP9 4×4 IADST 또한 계수의 스케일만 다를 뿐 동일한 연산을 사용한다. 더욱이 HEVC IDCT, VP9 IDCT, VP9 IADST 또한 상위 수준 IDCT의 서브셋이다. 제안하는 아키텍처는 연산이 같은 경우 곱셈기를 재사용하고 계수가 다를 경우에도 덧셈기 및 버터플라이 구조 등을 최대한 공유함으로써 하드웨어의 크기를 크게 줄였다. 0.18 um 공정에서 합성했을 때 게이트 수가 456,442 게이트로 기존 아키텍처 대비 22.6% 감소하였다.
본 논문에서는 HEVC와 VP9 겸용의 통합 역변환기를 설계했다. 제안하는 아키텍처는 연산이 같은 경우 곱셈기를 재사용하고 계수가 다를 경우에도 덧셈기 및 버터플라이 구조 등을 최대한 공유함으로써 하드웨어의 크기를 크게 줄였다.